Figure 1: 4-bit, Twos Complement Multiplier

You are write and simulate a Verilog description (either a 2-segment or 3-segment) of an N- bit, twos complement multiplier based on the design shown in Figure 1. The design as shown consists of two main components:

1.  a controller, which is a finite state machine, and

2.  a datapath, which consists of a specialized shift register, an N-bit adder, a complementer, a counter and possibly other functional units.

● The top module, named Mult2C, should instantiate the two main components – the con- troller, named  MultC  CTRL, and the datapath, named  Mult2C DP, and establish the necessary connections.  Mult2C  should include an explicit synchronous  reset input RE- SET along with a start input ST.

● Follow the methodology described in the notes and explained in class:  For each register write a simple sequential always block that updates the contents of the register with whatever data is on its inputs on a clock edge. Then, for each input to a register, write a combinational always block that continuously computes the input to every register. This basic methodology can be applied to both the controller and the datapath unit.

● To simplify the task, use synthesizeable behavioral Verilog constructs as much as possible, while constructing the module that adheres to the structure shown in Figure 1.

● Write a testbench and simulate your design as follows.

– Note: Since your design should work correctly for any N , you have to include a counter in the datapath unit which will issue an output, K = 1 when the full count is reached. The controller stops the computation when K = 1 and the product should be in the AC-MQ register.

– Generate a clock waveform with a 50% duty cycle.